技术洞见 | 深入浅出：再谈DDR内存技术原理

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今天从动态的角度来分析时序结构，包括read/write的整个过程到数据返回发生了什么，其中包括以下内容：

mp.weixin.qq.com, Dec. 13, 2024 –

DRAM基本组成

对于DRAM，其主要由行和列组成，每一个bit中都是由类似右下图的类晶体管的结构组成，对于sdram的数据，可以通过控制column和row就可以访问sdram的随机地址的内容。

读取某一个bit的状态，就是选中word line，那么图示中的晶体管M1就会导通，通过bit line的sense就可以感知到这个时候电容Cs上的状态，例如，现在如果这个bit的状态为1，那么导通之后就会从bit line上得到1，反之也是同样的道理。
向某一bit写入1，首先通过row decoder选中word line,将会导致m1导通，那么bit line为1，会导致电容Cs充电，导致其电平为1，如果要写入，那么bit line的电平为0，将会导致电容Cs放电，致使此时的电平为0。

由上面可以看出一个位只能表示一个bit，那么我们想读取多个位的时候，该怎么办呢？那就出现了DDR中的bank的概念，由多个memory array就组成了一个bank，如下图，一次可以读取2bit/4bit/8bit的数据：