創意電子完成採用自適應電壓調節 (AVS) 的 UCIe 40Gbps IP 設計定案

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www.guc-asic.com, Jan. 07, 2025 – 

先進特殊應用積體電路 (ASIC) 領導廠商創意電子 (GUC) 今天宣布，已正式設計定案每通道 40Gbps 的 Universal Chiplet Interconnect Express™ (UCIe™) 實體層 IP在台積電N5製程，超越 UCIe 目前的最高速度，可運用於 AI/HPC/xPU/網路應用。UCIe 40G 小晶片介面提供領先業界的頻寬密度，每毫米晶片邊緣可達 1,645 GB/s。此 IP 支援高達 40Gbps 的任何速度，並採用自適應電壓調節 (AVS) 技術來降低供電電壓，能在滿足所需速度時達到 2 倍的能源效率提升。此晶片係採用台積電 CoWoS ® (Chip on Wafer on Substrate) 先進封裝技術完成組裝。

繼創意電子在 2023 年推出全球業界第一個UCIe 32G 在台積電N3P製程的解決方案後，為了滿足人工智慧 (AI)/高效能 (HP)/網路應用中多晶粒整合對高頻寬的需求，創意電子更進一步完成了 UCIe 40G 在台積電N5製程的設計定案。為了進一步降低實體層功耗，創意電子採用自適應電壓調節 (AVS) 技術，最佳化 PHY 供電電壓和驅動強度，將能源效率提升了 2 倍。透過訓練演算法選擇最低的供電電壓和驅動強度，以符合眼圖開啟裕度 (Eye-opening margin) 的標準，確保在電壓和溫度變化的情況下能穩定運行。此 IP 整合了經過矽驗證的 proteanTecs I/O 訊號品質監視器，在資料傳輸的任務模式下，可以時時監控訊號品質，不需重新訓練，也不會造成任何資料傳輸中斷。

為了便於整合，創意電子使用 UCIe 串流協定開發了 AXI、CXS 和 CHI 線路的橋接器。這些橋接器經過最佳化，具備高流量密度、低功耗、低資料傳輸延遲，以及高效率的端對端流程控管等優異特色，有助順暢無礙地由單晶片 NoC 轉換至小晶片架構；這些橋接器支援動態電壓頻率調節 (DVFS)，可以在確保資料流不中斷的情況下，完成數位供電電壓和匯流排頻率的即時變更。為了支援 在台積電SoIC-X® 底部晶粒的 IP 整合，在加入用於供電和介面訊號的矽穿孔(TSV) 之後，可以採用「面朝上」的放置方式。

創意電子行銷長 Aditya Raina 表示：「我們很榮幸宣布推出支援 40 Gbps 並且能源效率提升了 2 倍的新一代的 UCIe IP。我們採用台積電的 7 奈米、5 奈米和 3 奈米技術，建立了完備且經過矽驗證的 2.5D/3D 小晶片 IP 產品組合。針對包括 CoWoS®、InFO 及 TSMC-SoIC® 等台積電 3DFabric® 產品，創意電子將結合自身的設計專業能力、封裝設計、電氣和熱模擬、DFT 與生產測試能力，為客戶提供穩健且全方位的解決方案，協助他們縮短設計週期，快速推出人工智慧 (AI)/高效能運算 (HPC)/xPU/網路等產品。」

創意電子技術長 Igor Elkanovich 表示：「我們致力推出速度最快、功耗最低的 2.5D/3D 小晶片介面 IP，讓客戶順暢無礙地由單晶片轉換至小晶片架構。2.5D 與 3D 封裝現在都趨向使用 HBM3/4、UCIe 及 GLink-3D 介面，這有助於日後研發出高度模組化且遠大於光罩尺寸的新一代處理器。」

創意電子 UCIe 重要特色

• 每通道 40Gbps
• 頻寬密度：每毫米 1,645 GB/s
• 自適應電壓調節 (AVS)，實體層能源效率提升 2 倍
• AXI、CXS 及 CHI 匯流排橋接器
• 使用者平行匯流排採用動態電壓頻率調節 (DVFS)
• 每通道都有由 proteanTecs 提供的任務模式 I/O 訊號品質監控功能

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