Cadence：破解 PCIe 6.0 FLIT 模式带来的新挑战

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Cadence 的 PCIe 6.0 验证 IP 完全符合最新的 PCIe Express 6.0 规范，并为验证 PCIe 6.0 接口交互的器件提供了一种高效且可靠的解决方案。适用于 PCIe 6.0 的 Cadence VIP 提供全面的验证解决方案，可用于验证基于 PCIe 的 IP 和 SoC。

www.c114.net.cn, Feb. 28, 2025 – 

PCIe 6.0 规范于 2021 年发布，采用 PAM4 调制（即 4 电平脉冲幅度调制），使数据传输速度翻倍，达到 64GT/s。同时，PCIe 6.0 规范使用 FLIT（流量控制单元）作为新的数据传输单元，显著提高了传输效率。

PCIe 6.0 拥有众多新功能和变化，我们将讨论其中一项重要功能：FLIT。接下来，我们将结合自身的设计和验证经验，重点分析当前面临的挑战，探讨相应的解决方案。

PCIe 6.0 中的 FLIT 是什么？

在先前版本中，事务数据以可变长度的形式存在，称为 TLP。它们的包头大小是固定的，但数据有效负载的长度有所不同。无论 TLP 有多长，都是使用 32 位 CRC 进行保护。在 PCIe 6.0 中，由于额外的信号状态，PAM4 信号本身比 NRZ 信号更脆弱。新的调制需要 FEC 来缓解 PAM4 较高的误码率，且要求在固定大小的数据包上实现纠错功能，因此在 PCIe 6.0 设计中使用了 FLIT（流控制单元）。 

FLIT 的长度固定为 256 字节，其中包含 236 字节的 TLP、6 字节的 DLP、8 字节的 CRC 和 6 字节的 FEC。它去除了 1b/1b 编码的同步头、帧定界符等部分。FLIT 也具有类似的序列号概念，其中 DLP 的前 2 个字节包含专用于 FLIT 级别序列号、Ack/Nak、重试机制等方面的相关信息。 

FEC（前向纠错）是针对延迟而设计的，其复杂性会随着纠正的符号数量增加而呈指数增长。6 字节的 FEC 负责 3 个交织组，每组有 2 个 FEC 字节，以防在少于 3 个字节时出现突发错误。 

第一个挑战涉及新的 FLIT 格式和编码变化

在链路训练、轮询和配置阶段开始时，使用 TS1 中"Data Rate Identifier（数据速率标识符）"字段（符号 4，位 0）中的"FLIT 模式支持"位，实现 FLIT 模式的启用机制和协商。协商成功后，FLIT 模式将适用于所有数据速率，因此也支持 8b/10b 和 128b/130b（混合模式）。

进入 FLIT 模式后，我们采用一种全新的 TLP Header 格式。先前的 TLP Header 存在诸多局限性，例如没有为标签尺寸增加预留空间。为了满足 FLIT 模式的需求，PCI-SIG 对包头进行了重新设计。在此期间，我们面临的挑战是需要测试所有新的组合。

TLP Header 包含 3 到 7 个 DW TLP Header Base，后面跟随 0 到 7 个额外 DW 的 OHC（正交头内容）。

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